ในสาขาของการออกแบบฮาร์ดแวร์ที่ฝังไว้, วงจรพลังงาน DDR, ในฐานะหน่วยพลังงานหลัก, มีผลกระทบโดยตรงต่อผลงานชิปและความมั่นคงของอุปกรณ์ในระยะยาวRK3588 ตั้งความต้องการที่เข้มงวดในการวางแผน, การนําทางและการเลือกส่วนประกอบของวงจรพลังงาน VCC_DDR บทความนี้,แบ่งแยกด้านทางเทคนิคสําคัญของการออกแบบวงจรพลังงาน DDR จาก 5 มิติหลัก: ทองแดงหล่อหล่อหล่อหล่อหล่อหล่อหล่อหล่อหล่อหล่อหล่อหล่อหล่อหล่อหล่อหล่อหล่อหล่อหล่อหล่อหล่อหล่อหล่อหล่อหล่อหล่อหล่อหล่อหล่อหล่อหล่อหล่อหล่อหล่อหล่อหล่อหล่อหล่อหล่อหล่อหล่อหล่อหล่อหล่อหล่อหล่อหล่อหล่อหล่อหล่อหล่อหล่อหล่อหล่อหล่อหล่อหล่อหล่อหล่อหล่อหล่อหล่อหล่อหล่อหล่อหล่อหล่อหล่อหล่อหล่อหล่อหล่อหล่อหล่อหล่อหล่อหล่อหล่อหล่อหล่อหล่อหล่อหล่อหล่อหล่อหล่อหล่อหล่อหล่อหล่อหล่อหล่อหล่อหล่อหล่อหล่อหล่อหล่อหล่อหล่อหล่อหล่อหล่อหล่อหล่อหล่อหล่อหล่อหล่อหล่อหล่อหล่อหล่อหล่อหล่อหล่อหล่อหล่อหล่อหล่อหล่อหล่อหล่อหล่อหล่อ

I. VCC_DDR Copper Lamination: เน้น "ความต้องการปัจจุบัน" เพื่อรับประกันเส้นทางการจําหน่ายพลังงานที่ไม่หยุดยั้ง

การผสมทองแดงเป็น "เส้นเลือดประกอบพลังงานหลัก" ของวงจรพลังงาน DDR การออกแบบของมันกําหนดโดยตรงประสิทธิภาพการส่งไฟฟ้าปัจจุบันและการควบคุมความดันตกสองจุดสําคัญที่ต้องการความสนใจ:

• การให้ความสําคัญในการคํานวณความกว้างเส้นที่มีประสิทธิภาพ

การผสมทองแดงที่เชื่อมต่อกับปินพลังงาน RK3588 ต้องตอบสนองความต้องการปัจจุบันสูงสุดของชิป The effective line width must be calculated in advance using the current-line width conversion formula (such as the IPC-2221 standard) to avoid localized overheating or voltage loss due to insufficient line width.

• หลีกเลี่ยงการแบ่งแยกส่วนเกิน

เส้นทางในเส้นทางการเคลือบทองแดงแยกเส้นทางปัจจุบันจํานวนและการกระจายทางของ vias ต้องควบคุมเพื่อให้แน่ใจว่าทุกเส้นทางทองแดง lamination เชื่อมต่อกับปินพลังงาน CPU เป็น "สมบูรณ์แบบและไม่หยุดโดยไม่มีการแตกต่างที่ชัดเจน

II. เส้นทางการเปลี่ยนชั้นและ GND Vias: "การจับคู่ปริมาณ" เป็นกุญแจในการแยกประสิทธิภาพของตัวประกอบ

เมื่ออุปทานพลังงาน VCC_DDR ต้องการเปลี่ยนเส้นทาง การออกแบบทางผ่านต้องปฏิบัติตามหลักการ "การลดความกระชับและการป้องกันการแยก" โดยเฉพาะอย่างยิ่ง:

• พลังงาน Vias: "การจัดวางหนาแน่น" ของ 9 หรือมากกว่า

เมื่อเปลี่ยนชั้น, อย่างน้อย 9 ไฟเวียสพลังงานที่มีรายละเอียดของ 0.5 * 0.3 มิลลิเมตรต้องวาง. การเพิ่มจํานวนของไฟเวียสลดอัตราต่อรองปรสิตและความต้านทาน,ลดความดันลงอย่างน้อยที่เกิดจากการเปลี่ยนแปลงชั้นและรับประกันความสมบูรณ์แบบของพลังงาน

• GND Vias: "ปริมาณเท่ากัน" กับ Power Vias

จํานวนช่องเชื่อมดินสําหรับการแยกตัวประกอบต้องตรงกับจํานวนช่องประกอบพลังงานที่ตรงกัน ไม่เพียงพอ GND ช่องจะนําไปสู่การเพิ่มอุปสรรควงจร capacitorทําให้ความสามารถของตัวประกอบการแยกหัวกระบายความสามารถในการดับเสียงไฟฟ้าและส่งผลกระทบต่อความมั่นคงของสัญญาณ DDR.

III การแยกคอนเดซิเตอร์ออกแบบ: "หลักการใกล้ชิด + การปรับตรงอย่างแม่นยํา" ส่งผลให้การยับยั้งเสียงดังสูงสุด

คอนเดเซนเตอร์การแยกกันทําหน้าที่เป็น "กรองเสียง" สําหรับปั๊มพลังงาน DDRการจัดตั้งของพวกมันจะกําหนดประสิทธิภาพการกรองโดยตรง และต้องปฏิบัติตามคุณสมบัติต่อไปนี้อย่างเคร่งครัด (ดูแผนภูมิเพื่อความเข้าใจชัดเจนกว่า):

• คอนเดซิเตอร์ปินหลัก: การจัดตั้งด้านหลังอย่างแม่นยํา

ตามที่แสดงใน "รูป: ภาพแผนภาพของ RK3588 ชิป VCC_DDR Power Pin Decoupling Capacitors" capacitors ตัดแยกใกล้ปินพลังงาน VCC_DDR ของ RK3588 ในแผนภาพต้องวางบนด้านหลังของ PCB ที่ตรงกับปินพลังงานวิธีนี้ทําให้การเชื่อมต่อทางที่สั้นที่สุดระหว่างปินและตัวประกอบความหนาแน่น สามารถดูดซึมเสียงความถี่สูงใกล้ปินได้อย่างรวดเร็ว

• GND PAD capacitors: "ใกล้" จิป GND pin

PAD GND ของตัวประกอบการแยกกันควรวางใกล้ที่สุดเท่าที่จะทําได้กับ pin GND กลางของชิป RK3588 เพื่อสั้นเส้นทางการติดดิน ลดอุปสรรคการติดดินและป้องกันเสียงจากการเชื่อมต่อสัญญาณอื่น ๆ ผ่านวงจรการติดดิน.

• คอนเดเซนเตอร์อื่น ๆ: การวางแผน "ใกล้ชิป"

คอนเดสเตอร์การแยกแยกที่เหลือสําหรับปินที่ไม่ใช่แกนควรวางใกล้เคียงกับชิป RK3588 เท่าที่จะทําได้ ตามโลจิกการวางแผนใน "รูป:การวางคอนเดเซเตอร์การแยกต่อบนด้านหลังของปินไฟฟ้า," เพื่อให้แน่ใจว่าตัวประกอบความเข้มข้นทั้งหมดจะยับยั้งเสียงดังได้อย่างมีประสิทธิภาพบนบัสพลังงาน

IV. Power Pin Routing: "One Hole, One Pin + Tile Topology" ปรับปรุงการกระจายกระแสไฟฟ้า

การตั้งทาง VCC_DDR power pin ของ RK3588 ต้องการการออกแบบ "การตรงกันอย่างแม่นยํา + การปรับปรุงโทโปโลยี" มาตรฐานเฉพาะอย่างยิ่งคือดังนี้:

• พินและเวีย: สื่อสารแบบ 1 ต่อ 1

แต่ละปินพลังงาน VCC_DDR ต้องสอดคล้องกับช่องทางที่อิสระ เพื่อหลีกเลี่ยงการกระจายกระแสไฟฟ้าที่ไม่เท่าเทียมกันและขาดแคลนพลังงานในท้องถิ่นที่เกิดจากหลายปินแบ่งช่องทาง

• การนําทางชั้นบน:

การเชื่อมต่อข้าม Tile: ดังที่แสดงในรูป "VCC_DDR & VDDQ_DDR Power Pin 'Tile' Chain" การนําทางชั้นบนต้องใช้ทอปโลยี 'tile' การเชื่อมต่อข้ามบรรลุการกระจายกระแสไฟฟ้าแบบเรียบร้อยแนะนําว่าความกว้างของเส้นทางจะถูกควบคุมที่ 10 มิล เพื่อสมดุลความสามารถในการบรรทุกปัจจุบันและความต้องการพื้นที่เส้นทาง.

• โหมด LPDDR4x: การแก้ไขการเชื่อมต่อพิเศษ

เมื่อใช้ RK3588 กับความจํา LPDDR4x การวางแผนที่แสดงใน "รูป: RK3588 Chip LPDDR4x Mode VCC_DDR/VCC0V6_DDR Power Pin Routing and Vias" must be followed to adapt to the power supply characteristics of LPDDR4x and ensure the stability of high-frequency memory operation.

V. ความกว้างของร่องรอยและการครอบคลุมทองแดง: การจัดการโซน, การปรับระดับกระแสไฟฟ้าและพื้นที่

ความกว้างของร่องรอยและการครอบคลุมทองแดงของแหล่งพลังงาน VCC_DDR ต้องออกแบบตาม "บริเวณ CPU" และ "บริเวณด้านนอก" โดยประสานงานกับการนําสัญญาณอื่น ๆความต้องการเฉพาะอย่างยิ่ง ดังนี้:

• มาตรฐานความกว้างของร่องรอยที่ยาก

1. พื้นที่ CPU (รอบปินพลังงาน): ความกว้างของร่องรอยไม่ควรต่ํากว่า 120mil เพื่อตอบสนองความต้องการปัจจุบันของการมอบพลังงานกลางไปยังปินชิป
2. พื้นที่บริเวณ (เส้นทางจากไฟเข้าสู่ CPU): ความกว้างของร่องรอยไม่ควรต่ํากว่า 200 มิล เพื่อลดการสูญเสียแรงดันในระยะทางไกล

• การออกแบบผนังทองแดงที่ชอบ

ใช้พื้นที่ทองแดงขนาดใหญ่แทนรอยบางเมื่อเป็นไปได้ การเพิ่มพื้นที่ทองแดงจะลดอัตราต่อรองและความดันลดลงเพิ่มเติม, ปรับปรุงความมั่นคงของไฟฟ้า

• การหลีกเลี่ยงสัญญาณอื่น ๆ

ช่องทางสัญญาณที่ไม่ใช้อํานาจ DDR ควรวาง "เป็นประจํา และหลีกเลี่ยงการวางสุ่ม" เพื่อให้มีพื้นที่พอสําหรับการหลั่งทองแดง และลดความเสียหายให้กับทองแดงที่เกิดจากสายไฟ, รับประกันความสมบูรณ์ของระดับพื้นดิน (ดูรูป)

สรุป: "คอร์โลจิก" ของการออกแบบวงจรพลังงาน DDR

พื้นฐานของการออกแบบวงจรพลังงาน RK3588 DDR คือการให้บริการสภาพแวดล้อมการจําหน่ายพลังงานที่มั่นคงและสะอาดสําหรับความจํา DDR ผ่าน "การควบคุมกระแสไฟฟ้าที่แม่นยําและการยับยั้งเสียงอย่างมีประสิทธิภาพจุดสําคัญห้าจุดนี้เชื่อมโยงกัน ตั้งแต่น้ําทองแดง และช่องทางทุกขั้นตอนต้องปฏิบัติตามรายละเอียดอย่างเคร่งครัด เพื่อหลีกเลี่ยงปัญหา เช่น การล้มเครื่องความผิดพลาดในความจํา และความสับสนในผลงาน

สําหรับวิศวกรฮาร์ดแวร์ ในการออกแบบจริง มันจําเป็นต้องรวม รายละเอียดกับการปฏิบัติวิศวกรรมโดยพิจารณาสถานการณ์จริง เช่น จํานวนชั้น PCB และพื้นที่วางแผนโดยใช้เครื่องมือจําลอง (เช่น Altium Designer)ฟังก์ชันการวิเคราะห์ความสมบูรณ์แบบของพลังงานตรวจสอบประสิทธิภาพการออกแบบและรับประกันความน่าเชื่อถือและความมั่นคงของผลิตภัณฑ์สุดท้าย.